簡化高速 5G 與數據轉換器設計的頻率穩定性

頻率來源通常是高速數據轉換器和 5G 無線電設計中的隱藏瓶頸。隨著數據傳輸率攀升及 5G 進入更高頻段，對效能的需求也變更難以滿足。需求清單持續增加，且常常朝與效能目標衝突的方向發展。

就像建築物的地基一樣，如果頻率來源發生偏移，建構在上方的所有東西都會受到影響。時脈或局部電壓控制振盪器 (VCO) 就是地基，若出現任何不穩定，就會傳播到整個系統，無論其他地方再怎麼謹慎設計也無法修復。

每個頻率合成器的核心都有一個鎖相迴路，或稱 PLL。PLL 的運作機制就是將輸出頻率鎖定在一個精確基準並加以維持。穩定且可控的頻率來源，與頻率會漂移的振盪器之間，差異就在此。

無線電、雷達、相控陣列、多頻段測試設備和無線基礎設施等現代化應用，經常會在頻率之間跳躍，以避免干擾、支援多個頻道或以電子方式控制波束。每次系統改變頻率時，PLL 就必須重新鎖定。若未如此，訊號就會不穩定且基本上無法使用。重新鎖定時間會直接影響整體產品的反應速度。

數據轉換器的運作方式就是以精確且規律的間隔測量輸入訊號，通常每秒達數百萬次。時脈會決定每次測量的時間。若時脈中有任何時序不確定性，也就是抖動，都代表在錯誤的時間點進行測量，這會產生誤差，看起來就像輸出上有雜訊一樣。訊號越快，效果越差。

在 5G 無線電中，同樣的問題則以不同的形式出現。局部振盪器可將無線電的訊號精確設定在正確頻率上。時脈來源的相位雜訊會轉化為取樣抖動，因此會直接限制轉換器的訊雜比 (SNR)，最終影響系統層級指標，如誤差向量幅度 (EVM)。

在這兩種情況下，結果都是相同的：頻率來源的不確定性會導致誤差，且無法在下游修正。若驅動器以其優異的動態效能為特點，也只有在驅動其本身的時脈同樣精準，才可達到目標數值。

從實務來看，合成器的相位雜訊會決定時脈訊號累積多少時序不確定性 (以 RMS 抖動表示)。此單一指標就可代表這些時間誤差的平均大小，因此甚至在訊號數位化之前，就可得知轉換器的雜訊及失真預算被消耗多少。

設計考量

在設計高速數據轉換器和 5G 應用時，應考量可能會影響效能的權衡因素：

• 相位雜訊會決定雜訊基底，無論其他條件有多良好，都應設定動態範圍的上限，以達到最佳訊號清晰度。在 5G 無線電中，這會決定調變機制是否能在接收端進行解碼。
• 頻率範圍會決定靈活性。若有可覆蓋目標頻段且不需外部乘法或除法的合成器，就可簡化設計、減少元件數量，並可消除額外級所帶來的雜訊與複雜性。
• 鎖定時間會決定系統切換頻道或回應動態條件的速度，這對跳頻和波束控制應用來說相當重要。

PLL 會持續將其輸出與參考訊號進行比較並進行修正，藉此鎖定頻率。這個修正過程是由一個回饋迴路所控制，且就像任何回饋迴路一樣，都需要時間來穩定，因為該迴路必須偵測誤差、加以回應，並在輸出可用之前達到穩定。

在傳統設計中，決定 PLL 反應速度的相同迴路頻寬，也會直接影響相位雜訊的表現。擴大迴路以加快鎖定速度會讓相位雜訊惡化。縮小迴路以改善相位雜訊，則會對鎖定時間產生負面影響。在此基本權衡下，設計人員必須挑選對應用更重要的事項，並且接受該選擇所帶來的後果。

最新一代的整合式分數 N 合成器，就可直接因應這些權衡。過去的解決方案迫使設計人員在相位雜訊表現與整合度之間進行抉擇，但較新的裝置則結合了超低相位雜訊、寬頻率覆蓋範圍、快速鎖定時間與緊湊的體積，將過去需要多個離散元件的功能整合在單一解決方案中。

對於數據轉換器時脈來說，這表示頻率來源的雜訊基底不再是系統動態範圍的限制因素。對 5G 無線電設計而言，達到嚴苛的誤差向量幅度目標，已不再是需要特別設計的問題，而是已經解決的頻率來源問題。

現代 RF 系統通常使用分數 N PLL 合成器來產生取樣時脈和局部振盪器。雖然這些架構能達到極為細緻的頻率解析度，但分頻器比率的調變會帶來量化雜訊和分數擾頻，這些都會影響整體的相位雜訊特性。放大器或濾波器產生的雜訊會影響訊號，但頻率來源的雜訊會破壞參考訊號，若參考訊號不良，仰賴其的所有區塊都會受損。

晶片上 VCO 可簡化電路板設計

寬頻頻率合成傳統上是指由離散元件組成訊號鏈，包括外部 VCO、PLL、緩衝器，以及隨之而來的佈局難題。Analog Devices, Inc. (ADI) 將 VCO 整合式在晶片上，藉此簡化電路板設計，將鏈路整合成單一裝置，並具備快速校準功能，可達到跳頻，且不犧牲 5G 無線電及高速數據轉換器設計所需的相位雜訊和抖動效能。

頻率改變並非瞬間完成。當 PLL 接收指示要切換到新頻率時，會經歷三個不同的階段，輸出才可用。首先會接收到變更的命令。接著，會在內部搜尋適當的設定以產生所需頻率；這個搜尋階段是最慢的部分，在現代廣頻裝置中通常需要約 100 至 250 微秒的時間。最後會穩定下來，確保輸出足夠乾淨可用。

ADI 的 ADF4382 系列則直接迎擊中間這個緩慢的步驟。為了快速校準，因此不會每次要求頻率變更時都重新搜尋，而是使用晶片上的查找表，其中包含頻率範圍內已知點的 32 組預先計算設定。請求新的頻率時，會尋找兩個最近的已存點，並在兩者之間進行插值，因此幾乎可瞬間得出正確的設定。這可將總鎖定時間縮短到不到 10 微秒，最短可達 2 微秒。

三個裝置都具有一個 VCO，搭配兩個核心與 512 個重疊頻段。更具有相同的效能指標 (-239 dBc/Hz)、相同的超低抖動表現，以及相同的快速校準能力。三者的差異在於頻率覆蓋範圍：

• ADF4382 (圖 1) 的輸出範圍涵蓋687.5 MHz 至 22 GHz，是此系列中頻率最高的一款，因此也是毫米波 5G 無線電設計及其他應用 (如寬頻雷達和測試儀器) 在此頻率範圍高端運作的自然起點。

圖 1：此線路圖顯示出 ADF4382 的功能架構，其中的整合式高頻 VCO，工作頻率介於 11 GHz 至 22 GHz。內部 RF 輸出分頻器可提供可選的輸出頻率 (÷1/2/4/8/16)，而差動 RF 輸出緩衝器則可提供最終訊號。(圖片來源：Analog Devices, Inc.)

• ADF4382A (圖 2) 建議用於高效能數據轉換器時脈，其輸出涵蓋 2.87 GHz 至 21 GHz，並可自動將多組輸出的輸出邊緣與輸入參考邊緣對齊。這可讓設計使用時脈來自相同來源，且具有一致時序關係的多個轉換器。

圖 2：ADF4382A 針對高速數據轉換器系統中的高要求時脈應用進行最佳化。(圖片來源：Analog Devices, Inc.)

• 相較於 ADF4382，ADF4383 (圖 3) 將覆蓋範圍向下延伸，將適用性擴大到較低頻段運作的設計，同時保留了該系列完整的效能架構，包括快速校準和相同的效能指標。將 VCO 範圍略微向下調整至 10 GHz 到 20 GHz，因此可透過內部分頻器達到低至 625 MHz 的輸出頻率。可提供增進的相位雜訊效能，非常適合需要極其純淨微波時脈和局部振盪器的系統。

圖 3：ADF4383 將適用範圍擴大至較低的微波頻段，同時提供更乾淨的時脈產生，適用於高效能 RF 與數據轉換器應用。(圖片來源：Analog Devices, Inc.)

這三個款式都採用輸出分頻器架構。ADF4382 和 ADF4383 分頻器支援 1、2、4、8 和 16 的分頻比。ADF4382A 配備除以 2 和除以 4 的輸出分頻器，可產生兩個特定子頻段內的頻率，分別為 5.75 GHz 至 10.5 GHz 以及 2.875 GHz 至 5.25 GHz。

此架構能讓設計人員將每個元件的高基頻 VCO 頻率轉換為適合特定設計需求的時脈或局部振盪器頻率。由於輸出分頻器位於 PLL 反饋迴路內，輸出可以自動對齊至輸入參考邊緣，這可大幅簡化多晶片同步化作業。

利用軟體解決硬體問題

ADF4382 系列具有可編程參考對輸出延遲，解析度達亞皮秒等級，意味著裝置之間的時序關係可透過軟體進行調整，而不必完全依賴精確的電路板佈局。因此，一個歷來困難的硬體問題變成可控管的可編程問題。

使用快速校準時，若工作溫度與建立時的溫度偏離超過 ±20°C，就應重新生成查找表。若設計結合寬溫工作與快速頻率變化，例如汽車或工業戶外應用，就會直接變成韌體考量，而非根本性的限制。

對產品設計人員來說，挑選過程就會很簡單。確定目標輸出頻率、檢查哪個款式的範圍能直接涵蓋該頻率，而無需外部乘法或除法，然後依此挑選。在大多數情況下，裝置的內部輸出分頻器都可處理從基本 VCO 頻率到特定設計所需之時脈或局部振盪器頻率的轉換工作。無論哪個款式適合應用，其底層的效能架構都相同，包括相同的效能指數、相同的快速校準能力，以及相同的整合優勢。

結論

ADI 的 ADF4382、ADF4382A 與 ADF4383 分數 N PLL 可將頻率切換時間縮短，藉此讓跳頻設計更快速、更靈敏且更高效，且不會添加時序風險。如果需求改變，因為共用架構，因此設計可直接切換到另一個款式。